[레포트(report) 자료(資料)] 디지털 시스템 설계. verilog
페이지 정보
작성일 19-09-27 05:54
본문
Download : [레포트 자료] 디지털 시스템 설계. verilog.hwp
순서
[레포트 자료] 디지털 시스템 설계. verilog , [레포트 자료] 디지털 시스템 설계. verilog기타레포트 , 레포트 자료 디지털 시스템 설계 verilog
디지털 시스템 설계 Homework #3
(1)
module vespa;
parameter WIDTH = 32;
parameter NUMREGS = 32;
parameter MEMSIZE = (1``13);
reg [7:0] MEM[0:MEMSIZE-1];
reg [WIDTH-1:0] R[0:NUMREGS-1];
reg [WIDTH-1:0] PC, IR;
reg C,V,Z,N;
reg RUN;
reg [WIDTH-1:0] OP1,OP2;
reg [WIDTH:0] RESULT;
`define NOP 5`d0
`define ADD 5`d1
`define SUB 5`d2
`define OR 5`d3
`define AND 5`d4
`define NOT 5`d5
`define XOR 5`d6
`define CMP 5`d7
`define BXX 5`d8
`define JMP 5`d9
`defi...
디지털 시스템 설계 Homework #3
(1)
module vespa;
parameter WIDTH = 32;
parameter NUMREGS = 32;
parameter MEMSIZE = (1``13);
reg [7:0] MEM[0:MEMSIZE-1];
reg [WIDTH-1:0] R[0:NUMREGS-1];
reg [WIDTH-1:0] PC, IR;
reg C,V,Z,N;
reg RUN;
reg [WIDTH-1:0] OP1,OP2;
reg [WIDTH:0] RESULT;
`define NOP 5`d0
`define ADD 5`d1
`define SUB 5`d2
`define OR 5`d3
`define AND 5`d4
`define NOT 5`d5
`define XOR 5`d6
`define CMP 5`d7
`define BXX 5`d8
`define JMP 5`d9
`define LD 5`d10
`define LDI 5`d11
`define LDX 5`d12
`define ST 5`d13
`define STX 5`d14
`define HLT 5`d31
`define BRA 4`d16
`define BNV 4`d17
`define BCC 4`d18
`define BCS 4`d19
`define BVC 4`d20
`define BVS 4`d21
`define BEQ 4`d22
`define BNE 4`d23
`define BGE 4`d24
`define BLT 4`d25
`define BGT 4`d26
`define BLE 4`d27
`define BPL 4`d28
`define BMI 4`d29
`define OPCODE IR[31:27]
`define rdst IR[26:22]
`define rs1 IR[21:17…(省略)
[레포트(report) 자료(資料)] 디지털 시스템 설계. verilog
[레포트(report) 자료(資料)] 디지털 시스템 설계. verilog
레포트/기타
Download : [레포트 자료] 디지털 시스템 설계. verilog.hwp( 96 )
레포트,자료,디지털,시스템,설계,verilog,기타,레포트
설명
다.
